Quelques corrections de dernière minute sur les implems VHDL

1 files changed, 3 insertions, 3 deletions

diff --git a/src/add_vhdltbc/encryptdecrypt/top.vhd b/src/add_vhdltbc/encryptdecrypt/top.vhd
index f1334d2..5aaef29 100644
--- a/src/add_vhdltbc/encryptdecrypt/top.vhd
+++ b/src/add_vhdltbc/encryptdecrypt/top.vhd
@@ -38,7 +38,7 @@ component roundexe_liliput port(
     keyb_i          	: in bit_key;
     tweak_i         	: in bit_tweak;

 	 invert_i		  	: in std_logic;
-    round_number_i  	: in integer;
+    round_number_i  	: in std_logic_vector(7 downto 0);
     permut_valid_i  	: in std_logic; --permet de savoir si on fait la permutation à la fin 
     muxsel_i        	: in std_logic; --En lien avec data_i permet la selection des données d'entrée au cours d'un Round
     data_out_valid_i	: in std_logic;

@@ -52,7 +52,7 @@ component fsm_chiffrement port (
     clock_i 			: in std_logic;
     reset_i 			: in std_logic;

 	 decrypt_i 			: in std_logic;
-    compteur_o 			: out integer;
+    compteur_o 			: out std_logic_vector(7 downto 0);
     liliput_on_out 		: out std_logic; --Sortie à titre informative
     data_out_valid_o 	: out std_logic; --Vient à l'entrée du round exe pour s 
     permutation_o 		: out std_logic;

@@ -63,7 +63,7 @@ end component;
 
 signal data_out_valid_o_s 	: std_logic;
 signal permutation_o_s 		: std_logic;
-signal compteur_o_s 		: integer;
+signal compteur_o_s 		: std_logic_vector(7 downto 0);
 signal muxsel_o_s 			: std_logic;

 signal invert_s 			: std_logic;