From 4a43b7c66d3f5e0e7933391921c2dba2eec84426 Mon Sep 17 00:00:00 2001 From: Gaetan Leplus Date: Tue, 26 Mar 2019 14:36:07 +0100 Subject: [implem-vhdl] Ajout des sources VHDL --- .../Decrypt/lilliputtbci192v1/state_register.vhd | 30 ++++++++++++++++++++++ 1 file changed, 30 insertions(+) create mode 100644 implementations/vhdl/Decrypt/lilliputtbci192v1/state_register.vhd (limited to 'implementations/vhdl/Decrypt/lilliputtbci192v1/state_register.vhd') diff --git a/implementations/vhdl/Decrypt/lilliputtbci192v1/state_register.vhd b/implementations/vhdl/Decrypt/lilliputtbci192v1/state_register.vhd new file mode 100644 index 0000000..cdba362 --- /dev/null +++ b/implementations/vhdl/Decrypt/lilliputtbci192v1/state_register.vhd @@ -0,0 +1,30 @@ +library IEEE; +library work; +use IEEE.numeric_std.ALL; +use IEEE.STD_LOGIC_1164.ALL; +use work.crypt_pack.ALL; + +entity state_register is + port( + state_i : in type_state; -- Etat d'entrée + state_o : out type_state; -- Etatde sortie + clock_i : in std_logic; -- Permet de gérer la clock + reset_i : in std_logic); +end state_register; + +architecture state_register_arch of state_register is +begin + process(reset_i, clock_i) -- On définit ici un process car les fonctions ne doivent pas se faire en même temps + begin + if(reset_i = '0') then + for i in 0 to 3 loop + for j in 0 to 3 loop + state_o(i)(j) <= (others => '0'); --si rest_i est nul c'est que les valeurs de state_o sont nuls + end loop; + end loop; + elsif(clock_i'event and clock_i = '1') then -- Dans le cas d'un front descendant d'horloge state_o prend la valeur de state_i. On utilise un front descendant d'horloge pour un soucis de synchronisation avec sbox + state_o <= state_i; + end if; + end process; + + end state_register_arch; -- cgit v1.2.3